“verilog”相关日志

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  FSK的编解码的VHDL/Verilog语言实现10天前

  作者：水牛工作室　标签： FPGA  VHDL  VERILOG 

  有时为了工程和电路设计要求，需要把低频信号调制到频率较高的频带，这就需要FSK的编码与解码。简单的来说是，FSK的编码过程就是把基带信号的‘1’用一个频率f1来表示，基带的‘0’用另一个频率f2来表示，FSK的解码过程就是从接收的信号分辨出频...

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  HBD3编解码的VHDL/Verilog语言实现10天前

  作者：水牛工作室　标签： FPGA  VHDL  VERILOG 

  HDB 3 码的全称是3 阶高密度双极性码，它是AMI 码的一种改进型。其编码规则如下：（1）当信码的连“0”个数不超过3 时，仍按AMI 码的规则编，即传号极性交替；（2）当连“0”个数超过3 时，则将第4 个“0”改为非&l...

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  Verilog快速教程（一日教程）-过程控制22天前

  作者：huy　标签： verilog  c语言  语句  always  case 

  过程控制 等一下，什么是流程控制。简单的说就是if,else,while,repeat,for,case这些关键字构成的语句。尽管这些关键字跟C语言中的看起来一模一样，但是别忘了Verilog是一门硬件描述语言，所以这些代码最终将被翻译成硬件，所以当你在Verilog中使用这些流程控制语句的时候得...

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  Verilog代码撰写规范30天前

  作者：wireless communication expert　标签： verilog  style 

  Normal 0 7.8 磅 0 2 false false false EN- US ZH- CN X- NONE ...

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  一个牛人写的文章（关于RTL级设计）42天前

  作者：FPGA技术研究－有间客栈（eda_yll）　标签： verilog  HDL  设计 

  规范很重要    工作过的朋友肯定知道，公司里是很强调规范的，特别是对于大的设计（无论软件还是硬件），不按照规范走几乎是不可实现的。逻辑设计也是这样：如果不按规范做的话，过一个月后调试时发现有错，回头再看自己写的代码，估计很多信号功能都忘了，更不要说检错了；如果一个项目做了一半一...

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  Dolphin SMASH 5.10.2 111天前

  作者：hey,松花江　标签： smash  vhdl  模拟  电路  verilog 

  Dolphin SMASH 5.10.2 (模拟数字信号仿真):混 合信号兼顾多层次模拟软件，能完全符合混合模拟与逻辑讯号电路的需求。混合讯号指的是SMASH能处理模拟或是连续时间的讯号与不连续时间的讯号，例如： 逻辑(二进制 binary)或数字(十进制&n...

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  又是一个高兴的晚上！117天前

  作者：九重天　标签： FPGA  VERILOG 

      今天晚上又有所收获。     当试验板上响起我所预料的声音时，欣喜万分！这个问题困惑了我有几天的时间了。有时候想不出来，就玩游戏，就把时间浪费掉了。     这几天，对着模块图，千思万想，按理我这样的做...

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  翻箱倒柜，整理文件178天前

  作者：我是猫　标签： fpga  verilog  vhdl  ebook  xilinx 

    下面是三年课题中保存下来的资料和文档，今天索性把所有资料目录和文件名用TC导出，有些是设计电路图，大部分是中英文电子书，里面有些书连preface都没看过，深感惭愧 :(,但是资料确实太多了，在这个信息爆炸的时代，每个人不但要懂得搜集资料，而且要会搜集、整理和利用资料，不然的话，要陷入...

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  verilog 写 if 没有 else会出现什么情况？190天前

  作者：FPGA　标签： verilog  if  else 

  verilog 写 if 没有 else会出现什么情况？ 例如always@(posedge clk or posedge rst)        if(rst)        begin    &n...

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  初识Verilog 语言222天前

  作者：电子世界　标签： Verilog 

  今天尝试的看了一下Verilog语言，感觉挺有意思的，与C有点像，下面回忆一下今天所学： module <模块名> （<端口列表>); <定义> <模块条目> endmodule 其中<模块名>是模块唯一性的标识符；<端口列表>...