“verilog”相关日志

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  芯片设计方法学和工具25天前

  作者：天堂打手　标签： asic  fpga  规划  verilog  synopsys 

      　　设计人员和设计管理人员总是有很多有关面对挑战的热门话题。本文中，针对用来开发网络芯片的工具和方法学，设计人员讨论了哪些是可取的，哪些是不可取的。此外还论述了所面临的最大问题和解决办法。　　设计人员面临的第一个重大决定是从ASIC技术还是FPGA技术...

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  verilog 实现的二选一选择器38天前

  作者：傻丫头　标签： verilog  开关  cpld  temp  u2 

       verilog 实现的二选一选择器   从几个简单Verilog HDL程序了解Verilog HDL模块的特性。 例5.2.1 module muxtwo(out, a, b, sl); input a, b, sl; out...

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  verilog学习笔记38天前

  作者：傻丫头　标签： 语句  verilog  amber  任务  函数 

       一般认为Verilog HDL在系统级抽象方面比VHDL略差一些，而在门级开关电路描述方面比VHDL要强的多 写了第一个verilog程序，是一个加法器内容如下module adder(count,sum,a,b,cin);input[2:0] a...

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  Synopsys VCS 6.1 Linux 编译型Verilog模拟器41天前

  作者：行业软件资讯　标签： verilog  synopsys  模拟器  simulator 

      点此下载Synopsys VCS 6.1 Linux 编译型Verilog模拟器 synopsys VCS :编译型Verilog模拟器 VCS完全支持OVI标准的Verilog HDL语言、PLI和SDF。 VCS具有目前行业中最高的模拟性能，其出色...

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  Fintronic Super FinSim v10.0.03 线性仿真器44天前

  作者：行业软件资讯　标签： verilog  super  仿真器  仿真  simulator 

      点此下载Fintronic Super FinSim v10.0.03 Fintronic Super FinSim : 顶级的线性仿真器 Super-FinSim是顶级的线性FinSim Verilog仿真器，从1993年放出第一款FinSi...

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  可支援Verilog语法的设计规则检验器114天前

  作者：zwcadd　标签： 1cd  keil  codewarrior  verilog  v6 

  Aldec Active-HDL v8.1 1CD(ALDEC公司的Active-HDL是一个开放型的仿真工具） Aldec.Active.HDL.v6.3.VERILOG.Libaraies.Addon 1CD Aldec.Active.HDL.v6.3.VHDL.Libaraies.Addon...

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  verilog 141天前

  作者：FOR IT!!!　标签： Verilog  简介 

  Verilog 　　Verilog HDL是目前应用最为广泛的硬件描述语言．Verilog HDL可以用来进行各种层次的逻辑设计，也可以进行数字系统的逻辑综合，仿真验证和时序分析等。 　　Verilog HDL适合算法级，寄存器级，逻辑级，门级和版图级等各个层次的设计和描述． 　　Verilog ...

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  为了弥补过去犯下的错141天前

  作者：FOR IT!!!　标签： verilog  硬件描述语言  数据结构  编程 

    终于过够了以前的生活，我不能沉沦下去，也不要再做情绪的奴隶，我要做一个伟大的主人，管理自己，最终目标是，有一个值得为之付出的事业，还有一份有能力创造和维持的自由。从现在起，我就要开始奋斗了，不要抱怨，不要解释，不要理解，我只要自己简简单单的努力和自己的进步。   假期还有一个...

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  Verilog/Modelsim+Debussy仿真155天前

  作者：五哥守望　标签： Verilog 

  Verilog/Modelsim仿真   Verilog/Modelsim+Debussy) 这是献给大家的第二篇，文章详细说明了本人近一年来，自己摸索出来的一套仿真工作流程。接触过Modelsim这类软件的朋友可能都会感觉上手比较困难，原因有二：一、对仿真机制不了解，对基于...